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UPD48288218-A中文資料瑞薩數(shù)據(jù)手冊PDF規(guī)格書

UPD48288218-A
廠商型號

UPD48288218-A

功能描述

288M-BIT Low Latency DRAM Common I/O

文件大小

862.5 Kbytes

頁面數(shù)量

50

生產(chǎn)廠商 Renesas Technology Corp
企業(yè)簡稱

RENESAS瑞薩

中文名稱

瑞薩科技有限公司官網(wǎng)

原廠標(biāo)識
數(shù)據(jù)手冊

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更新時(shí)間

2025-5-19 23:00:00

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UPD48288218-A規(guī)格書詳情

Features

? SRAM-type interface

? Double-data-rate architecture

? PLL circuitry

? Cycle time: 2.5 ns @ tRC = 20 ns

3.3 ns @ tRC = 20 ns

? Non-multiplexed addresses

? Multiplexing option is available.

? Data mask for WRITE commands

? Differential input clocks (CK and CK#)

? Differential input data clocks (DK and DK#)

? Data valid signal (QVLD)

? Programmable burst length: 2 / 4 / 8 (x9 / x18) 2 / 4 (x36)

? User programmable impedance output (25 Ω - 60 Ω)

? JTAG boundary scan

供應(yīng)商 型號 品牌 批號 封裝 庫存 備注 價(jià)格
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